振荡器中的计时终端技术和负载灵敏度

振荡器中的计时终端技术和负载灵敏度

由于PCB走线的长度和负载,也需要端接组态,如果需要额外的电阻输出,则应将电阻放置为尽可能接近时钟源,大值电阻可能会增加石英晶振上升和下降时间并且是负载和频率相关的,端接通常用于解决电压反射问题实质上导致时钟波形中的步骤以及过冲和下冲,这种影响可能导致数据的错误时钟,以及更高的EMI和系统噪声.

由于ACMOS和低阻抗输出的快速转换,正确当设备用于驱动负载时,必须使用终端技术大阻抗导致阻抗不匹配,有三种终止时钟贴片晶振跟踪的通用方法,这是一个过程将器件的输出阻抗与线路阻抗相匹配:1.系列终端,2.上拉/下拉终端,3.并联AC终端.方法1:系列终止在串联终端中,阻尼电阻靠近时钟源放置信号,Rs的值必须满足以下要求:大多数Q-Tech振荡器都有一个内置串联电阻,其典型值介于两者之间10Ω和50Ω.

方法2:上拉/下拉终止在上拉/下拉终止中,戴维宁相当于组合等于迹线的特征阻抗,这可能是最干净的导致无反射和EMI,戴维宁终端最常用于负载的PECL逻辑阻抗为50Ω.方法3:并行终止在并联终端中,R-C组合放置在负载处,的价值必须仔细选择电容,通常小于50pF,这种终止是不推荐,因为它会降低时钟晶振的上升和下降时间,虽然没有吸收直流电流.

LVPECL和LVDS:LVPECL和LVDS晶振逻辑输出提供了优于HCMOS和TTL技术具有低成本,高速快速上升和下降时间,低功耗和低功耗低抖动,LVDS具有最低的差分摆幅和典型电压摆幅为350mV,典型偏移电压为1.25V.

PCB的关键指南:1.RF信号对噪声非常敏感,招致的可能性必须小心对待振铃和反射.2.阻抗匹配对RF非常重要PCB设计师必须考虑保持线路阻抗为50Ω,驱动器输出50Ω,50Ω在传输过程中,50Ω进入接收器.3.必须尽量减少回损,这种损失是由信号反射引起的,或响,返回是返回电流所采用的路径,在Vcc和地之间添加去耦电容,并将它们放在靠近时钟晶体振荡器的Vcc功率,需要去耦电容减少可能传输到时钟信号的噪声.4.记住串扰因素,作为系统性能和板密度增加,串扰的问题以及如何处理它成为更重要,串扰是相邻之间的能量转移导体由于互感和并联电容,5.同时保持信号走线尽可能远,6.线与eah其他线平行的距离应保持为a最小,7.避免在轨迹上形成90°直角弯曲,尽量保持直线,除非必要的或保持45°切割痕迹.

当今大多数微控制器具有集成RC振荡器,已成为如今电子电路的核心部件产品,数字系统需要互连在一起以执行所需功能的众多组件,为了确保数字系统正常运行,要素是实现数字组件之间通信时钟信号，始终需要信号源来生成这种时钟信号,为整个系统提供时钟信号并且满足对精度,信号完整性与稳定性等一切要求的外部振荡器.